• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:

    公开号:WO1986007511A1
    申请号:PCT/EP1986/000353
    申请日:1986-06-12
    公开日:1986-12-18
    发明作者:Dieter Herbst；Thomas Schlipf
    申请人:Robert Bosch Gmbh；
    IPC主号:H03M1-00
    专利说明:
    [0001] Analog/Digital-Wandler
    [0002] Stand der Technik
    [0003] Die Erfindung geht aus von einem Analog/Digital-Wandler nach der Gattung des Hauptanspruchs.
    [0004] Man unterscheidet drei verschiedene Wandelverfahren zur Analog/Digital-Wandlung, nämlich das Parallel-, Zähl- und Wägeverfahren. Beim Parallelverfahren wird in einem Schritt das vollständige Digitalwort ermittelt. Um dies zu ermöglichenwird das zu wandelnde analoge Signal einer Kette von Komparatoren zugeführt, deren Signaleingänge parallelgeschaltet sind und deren Referenzeingänge an unterschiedlichen Vergleichsspannungen liegen, die den Grenzen der zu unterscheidenden Quantisierungsintervalle entsprechen. Es werden also für J-Quantisierungsstufen (J - 1) Komparatoren benötigt. Dem Vorteil der kurzen Umsetzzeit steht ein enormer Aufwand an Schwellwertelementen gegenüber, insbesondere dann, wenn der Analog/Digital-Wandler eine hohe Auflösung besitzen soll.
    [0005] Beim Zählverfahren wird in mehreren Schritten eine Vergleichsspannung so lange stufenweise aufgebaut, bis sie der Signalspannung am Eingang entspricht. Aus der Anzahl der benötigten Schritte läßt sich das Digitalwort ermitteln. Für die Realisierung dieses Verfahrens gibt es mehrere Varianten, beispielsweise das Kompensations- und Sägezahnverfahren. Wandler, die nach dem Zählverfahren arbeiten, lassen sich schaltungstechnisch recht einfach realisieren sind jedoch in ihrer Wandelgeschwindigkeit begrenzt.
    [0006] Zwischen diesen beiden Verfahren liegt hinsichtlich Aufwand und Geschwindigkeit das Wägeverfahren. Hier wird je Schritt 1 bit der digitalen Zahl ermittelt. Der Aufwand bei diesem Verfahren steckt in der Bereitstellung verschiedener Vergleichsspannungen, wofür sich ein Digital/ Analog-Wandler eignet.
    [0007] Diese Verfahren gehören schon seit langem zum Stand der Technik und sind beispielsweise in Tietze-Schenk,. Halbleiterschaltungstechnik, 6. Auflage, Springer-Verlag Berlin, Heidelberg, New York beschrieben.
    [0008] Aufgabe der Erfindung ist es, einen Analog/Digital-Wandler zu schaffen, der eine hohe Konversionsrate bei gleichzeitig hoher Auflösung und relativ unaufwendigem Aufbau gewährleistet.
    [0009] Diese Aufgabe wird durch einen Analog/Digital-Wandler mit den Merkmalen des Hauptanspruchs gelöst.
    [0010] Vorteile der Erfindung
    [0011] Der erfindungsgemäße Analog/Digital-Wandler hat gegenüber dem Stand der Technik den Vorteil, daß die hohe Konversionsrate einer relativ groben Analog/Digital-Wandlerein- heit mit der hohen Genauigkeit einer weiteren hochauflösenden Analog/Digital-Wandlereinheit kombiniert wird. Weitere Vorteile bestehen in der Tatsache, daß die beiden Wandlereinheiten den gleichen Eingangsspannungsbereich aufweisen und somit keine Anpassungsprobleme bestehen. Auch die Verwendung identischer Referenzspannungen für beide Wandlereinheiten vereinfacht den Aufbau und die Genauigkeit des Digital/Analog-Wandlers erheblich.
    [0012] Weitere Vorteile der Erfindung ergeben sich aus den Unteransprüchen und den nachfolgenden Beschreibung der Ausführungsbeispiele in Verbindung mit der Zeichnung.
    [0013] Zeichnung
    [0014] Zwei Ausführungsbeispiele des erfindungsgemäßen Analog/Digital-Wandlers sind in den Figuren 1, 2 schematisch dargestellt.
    [0015] Beschreibung der Ausführungsbeispiele
    [0016] In Figur 1 ist ein erstes Ausführungsbeispiel des erfindungsgemäßen Analog/Digital-Wandlers dargestellt. Eine erste Wandlereinheit ist mit der Bezugsziffer 11 bezeichnet. Sie besteht aus der Serienanordnung einer Vergleichsfunktion, insbesondere eines Komparators 12, einer Logikfunktion 13, einer Speicher- oder Zählerfunktion, insbesondere einem Register 14 und einem Digital/Analog-Wandler 15, der ausgangsseitig an einen invertierenden Eingang 16 des Komparators 12 angeschlossen ist. Einem nicht invertierenden Eingang 17 des Komparators 12 wird eine zu wandelnde, analoge Eingangsspannung UE zugeführt. Des weiteren ist eine Referenzspannung Uref vorgesehen, mit der der Digital/Analog-Wandler 15 beaufschlagt ist. Vom Register 1 k führen Datenbusse 18, 19 zum Digital/Analog- Wandler 15, wobei auf dem Datenbus 18 die höherwertigen M-bit des insgesamt N-bit aufweisenden Datenwortes übertragen werden. Auf dem Datenbus 19 werden dementsprechend die niederwertigen (N - M)bit des Datenwortes übertragen. Sieht man einmal von der Auftrennung der Datenübertragung vom Register 1 4 zum Digital/Analog-Wandler 15 in zwei Datenbusse 18, 19 ab, so handelt es sich bei der bisher beschriebenen Anordnung um einen Analog/Digital-Wandler nach dem Prinzip des Wägeverfahrens (Register 14 wirkt als Speicherfunktion) bzw. nach dem Kompensationsverfahren (Register 14 wirkt als Vor-Rückwärts-Zähler). Diese an sich bekannte Anordnung funktioniert wie folgt:
    [0017] Die beispielsweise durch einen Mikrocomputer realisierte Logikfunktion 13 setzt zu Meßbeginn das als Speicher bzw. Zähler ausgebildete Register 14 auf Null. Anschließend wird zunächst die höchste Stelle des N-bit-Dat enwortes auf Eins gesetzt. Dadurch tritt am Ausgang des Digital/ Analog-Wandlers die Spannung UD/A = N auf mit
    [0018] ULSB
    analoge Spannung, die dem niederwertigst en bit entsoricht. Wenn die Eingangsspannung UE größer als dieser
    [0019] Wert ist, bleibt die höchste Stelle der N-bit-Zahl auf
    [0020] Eins gesetzt, ist sie kleiner wird diese Stelle auf Null gesetzt. Anschließend wird die verbleibende Differenz zwischen der Eingangsspannung UE und der Ausgangsspannung
    [0021] UD/A des Digital/Analog-Wandlers 15 auf dieselbe Weise mit der nächst niedrigen Stelle N - 1 verglichen usw. Auf diese Weise entsteht nach N Abgleichschritten in dem
    [0022] Speicher eine Dualzahl, die nach der Umwandlung durch den Digital/Analog-Wandler 15 eine Spannung ergibt, die innerhalb der Auflösung mit UE übereinstimmt.
    [0023] Wenn sich die Eingangsspannung während der Umwandlungszeit ändert, benötigt man ein Abtast-Halte-Glied zur Zwischenspeicherung der entnommenen Funktionswerte, damit alle Stellen von derselben Eingangsspannung UE gebildet werden. Dieser, nach dem Zähl- bzw. Wägeverfahren arbeitende Analog/Digital-Wandler 11 wird erfindungsgemäß durch einen weiteren Analog/Digital-Wandler 20, dem gegebenenfalls eine Decodierstufe 21 nachgeschaltet ist, vervollständigt. Dieser zweite Analog/Digital-Wandler 20 wird ebenso wie der erste Analog/Digital-Wandler 11 mit der zu wandelnden Eingangsspannung U und der Referenzspannung UREF beaufschlagt. Ausgangsseit ig ist der zweite Analog/Digital- Wandler 20 an die als Register 14 ausgebildete Speicheroder Zählfunktion über einen Datenbus 22 angeschlossen. Der Analog/Digital-Wandler 11 bildet den hochauflösenden, nach einem Zähl- oder Wägeverfahren arbeitenden Teil zur Erzeugung von (N - M)-bit der N-bit-Digitalzahl, während der zweite Analog/Digital-Wandler 20 als schneller Wandler mit niedrigerer Auflösung für die höherwertigen M-bit der Digitalzahl zuständig ist.
    [0024] Zu Beginn einer jeden Konversion werden die höherwertigen M-bit durch den schnellen Wandler ermittelt und in die M höherwertigen Stellen des Registers 1 4 geladen. Das Register 14 steuert die ersten M-bit des Digital/Analog- Wandlers 15, so daß an dessen Ausgang eine diesen M-bit entsprechende analoge Ausgangsspannung UD /A erscheint. Eine Vergleichsfunktion, insbesondere der Komparator 12, vergleicht die Eingangsspannung UE mit der Ausgangsspannung
    [0025] UD/A des Digital/Analog-Wandlers 15. Der verbleibende Rest der zu wandelnden analogen Eingangsgröße UE wird dann in einem zweiten Schritt mittels des Analog/Digital-Wandlers 11 in eine (N - M)-bit-Zahl umgesetzt.
    [0026] Für den Fall, daß die M-bit-Zahl des Analog/Digital-Wand- lers 20 im ersten Wandelschritt einen größeren Wert als die Eingangsspannung UE annimmt, ändert der Komparator seine Ausgangsgröße und betätigt die nachfolgende Logikfunktion 13 in der Weise, daß der M-bit Wert im Register 14 um ein niederwert igst es bit (LSB) bezogen auf den M-bit- Wert vermindert wird. Ist der im ersten Wandelschritt ermittelte M-bit-Wert jedoch kleiner als die zu wandelnde Eingangsspannung UE, bleibt die Ausgangsgröße des Komparators 12 wie auch der Inhalt des Registers 14 unverändert. Danach werden die niederwertigen (N - M)-bit durch den hochauflösenden Analog/Digital-Wandler 11 ermittelt.
    [0027] In Figur 2 ist ein weiteres Ausführungsbeispiel der Erfindung dargestellt. Gleiche Blöcke sind mit gleichen Bezugsziffern gekennzeichnet. Des weiteren werden nur derartige Baugruppe näher erläutert, die gegenüber dem Ausführungsbeispiel der Figur 1 eine neuartige bzw. andere Funktionsweise aufweisen.
    [0028] Die zu wandelnde Eingangsspannung UE wird über eine Abtast/ Halte-Einheit 30 einerseits dem Analog/Digital-Wandler 20 und andererseits einer Vergleichsfunktion, die durch eine Addierfunktion 31 und einen Ein-bit-Analog/Digital-Wandler 32 realisiert ist, zugeführt. Die Baugruppen 31, 32 bilden eine Vergleichsfunktion, insbesondere einen Komparator 12 gemäß dem Ausführungsbeispiel der Figur 1. Die Speicherbzw. Zählerfunktion ist als zweiteiliges Register 14a, 14b ausgebildet, wobei die M-bit-Zahl des Analog/Digital-Wandlers 20 im Registerteil 1 4a und die (N - M)-bit-Zahl des Analog/Digital-Wandlers 11 im Registerteil 14b abgespeichert wird. Zur Ansteuerung dieser Registerteile l4a, 14b sind getrennte Verbindungsleitungen 33, 34 ausgehend von der Logikfunktion 13 vorgesehen.
    [0029] Zur Verminderung der M-bit-Zahl des Analog/Digital-Wandlers 20 in Abhängigkeit vom Resultat des Vergleichs der Größen UE und UD /A in der Vergleichsfunktion ist eine Subtrahierfunktion 35 und ein Multiplexer 3β vorgesehen. In der Subtrahierfunktion 35 wird die M-bit-Zahl ständig um ein niederwertigstes bit (LSB) bezogen auf die M-bit-Zahl verringert und das Ergebnis über eine Datenbus 37 dem Multiplexer 36 zuführt. Der Multiplexer 36 wird über eine Steuerleitung 39 von der Logikfunktion 13, die ihrerseits mit den Ausgangssignalen der Vergleichsfunktion beaufschlagt ist, angesteuert. Im ersten Schritt wird der Datenbus 22 über den Multiplexer 36 auf den Datenbus 38 geschaltet und der Digitalwert am Ausgang des Analog/Digital-Wandlers 20 in das Register 14a übernommen.
    [0030] Fall UE < UD / A ist, wird die um ein niederwertigst es bit erniedrigte M-bit-Zahl auf dem Datenbus 37 über den Multiplexer 36 auf den Datenbus 38 geschaltet und dieser Wert in das Register 14 geladen. Im anderen Fall (UE>UD/A) bleibt der Registerinhalt unverändert. Die Funktionsweise der weiteren Bauteile ist identisch zu der Funktionsweise des Ausführungsbeispiels der Figur 1.
    [0031] Der Rahmen der Erfindung ist nicht auf die Ausführungsbeispiele beschränkt, Abwandlungen liegen im Ermessen des Durchschnittsfachmanns und sind ebenfalls von der Erfindung erfaßt.
    权利要求:
    ClaimsAnsprüche
    1. N-bit-Analog/Digital-Wandler mit einer ersten nach dem Wäge- oder Zählverfahren arbeitenden Analog/Digital-Wandler- einheit bestehend aus einer Serienanordnunig einer Vergleichsfunktion, einer Logikfunktion, einer Speicher- oder Zählfunktion, einem Digital/Analog-Wandler, bei der die Vergleichsfunktion mit einer zu wandelnden analogen Eingangsgröße und der Ausgangsgröße des Digital/Analog-Wandlers beaufschlagt ist, dadurch gekennzeichnet, daß eine zweite M-bit-Analog/Digital-Wandlereinheit (20) mit M< N vorgesehen ist und daß in einem ersten Schritt die zu wandelnde Eingangsgröße (UE) durch die zweite Wandlereinheit (20) in eine M-bit-Zahl gewandelt, die M-bit-Zahl in der Speicheroder Zählfunktion (14) geladen, der Speicher- oder Zählerinhalt von dem Digital/Analog-Wandler (15) gewandelt wird und daß in einem zweiten Schritt die restlichen (N - M)-bit der zu wandelnden Eingangsgröße (UE) durch die erste Wanddereinheit (11) erzeugt werden.
    2. N-bit Analog/Digital-Wandler nach Anspruch 1, dadurch gekennzeichnet, daß die der M-bit-Zahl entsprechende analoge Spannung (UD/A) des Digital/Analog-Wandlers (15) durch die Vergleichsfunktion (12) mit der analogen Eingangsspannung (UE) verglichen und daß bei einem Vergleichs- ergebnis (UD /A > UE) der Wert der M-bit-Zahl in der Spei eher- oder Zählfunktion (14) um ein niederwertigstes bit (LSB) bezogen auf die M-bit-Zahl verringert wird.
    3. N-bit Analog/Digital-Wandler nach Anspruch 2, dadurch gekennzeichnet, daß über einen Multiplexer (36) der Registeroder Zählfunkt ion (14) die M-bit-Zahl des Analog/Digital- Wandlers (20) oder die um ein niederwertigstes bit (LSB) verminderte M-bit-Zahl zugeführt wird, wobei die Steuerung des Multiplexers abhängig vom Ergebnis der Vergleichsfunktion (12) ist.
    4 . N-bit Analog/Digital-Wandler nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die erste (11) und zweite (20) Analog/Digital-Wandlereinheit die gleichen Eingangsspannungsbereiche aufweisen.
    5 . N-bit Analog/Digital-Wandler nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die zweite Wandlereinheit (20) und der Digital/Analog-Wandler (15) an die gleiche Referenzspannungsquelle (UREF) angeschlossen sind.
    类似技术:
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    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1986-12-18| AK| Designated states|Kind code of ref document: A1 Designated state(s): JP US |
    1986-12-18| AL| Designated countries for regional patents|Kind code of ref document: A1 Designated state(s): AT BE CH DE FR GB IT LU NL SE |
    优先权:
    申请号 | 申请日 | 专利标题
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